摘要：設計了一組基于CPLD的PLC背板總線協議接口芯片，協議芯片可以區分PLC的背板總線的周期性數據和非周期性數據。詳細介紹了通過VerilogHDL語言設計狀態機、協議幀控制器、FIFO控制器的過程，25MHz下背板總線工作穩定的試驗結果驗證了協議芯片設計的可行性。

可編程邏輯控制器(PLC)主機是通過背板總線支持擴展模塊的連接，背板總線是PLC主機同I/O擴展模塊之間的高速數據通路，支持主機和擴展模塊之間的I/O數據刷新。背板總線的技術水平決定了PLC產品的I/O擴展能力，是PLC設計制造的核心技術。目前，PLC大多采用串行通信技術實現背板總線，串行總線引線少、硬件成本低，跟并行總線相比不容易受干擾，串行總線可以提高在惡劣的工廠和工業環境下自動化設備的可靠性。用于串行通信技術的可選類型包括I2C、UART、SPI、USB和以太網等，一般來說，很多作為PLC主芯片的單片機自身都集成了這些外設部件。但是單片機內部集成的I2C、UART、SPI外設通信速率太慢，根本不能滿足底板總線的通信速度要求。USB和以太網的通信速度雖然很快但由于它們都是通用的接口，在通信協議處理時需要單片機的干預，單片機處理數據速度較慢，因此整體通信速度仍然很慢。一臺大型的PLC采集上千點I/O數據的時間一般不到1ms,要滿足如此高速的通信要求必須設計專門的背板總線。

1背板總線工作原理

如圖1所示，基于背板總線的數據通信流程如下：

(1)PLC主機的命令通過主機協議芯片發送到背板總線;(2)從機協議芯片把接收到的命令給擴展模塊的單片機，某一個擴展模塊的單片機做出應答，通過從機協議芯片把應答數據送往背板總線;(3)主機協議芯片收到應答數據，并送往PLC主機的單片機。

圖1背板總線通信框圖

PLC主機發往背板總線的數據可以分成兩類：一類是I/O刷新數據，具有周期性，數據交換非常頻繁;另一類是診斷性數據，具有非周期性，出現機會較少。

2協議芯片設計

本設計定義背板總線采用類似SPI串行通信的規格，用于通信的引線共4根，包括時鐘信號SCLK、片選信號SSEL、寫數據引線MISO和讀數據引線MOSI;支持主機和從機同時收發數據，數據位格式如圖2所示，數據幀在SSEL信號為低電平時傳輸。

圖2背板總線數據規格

信號包括數據/地址信號、復位信號Reset、中斷信號INT.

主機和從機協議芯片的內部結構框圖相同，如圖3所示。

協議芯片內部有狀態機控制器、幀控制器、移位寄存器、接收/發送FIFO和讀寫緩存。單片機發送的周期性、非周期性數據幀，首先都寫到寫緩存，在發送FIFO中進行排隊發送，在SPI時鐘SCLK的驅動下數據幀被轉換為串行數據發送到背板總線;在SPI時鐘的作用下，接收來自背板總線上的串行數據;在狀態機和幀控制器的協調下，接收FIFO中的有效數據幀被提取并放進讀緩存區，等待單片機來讀取，如果是非周期性數據則發中斷信號通知單片機來取數據。讀緩存中的周期性數據是可以覆蓋的，新接收到的周期性數據直接覆蓋舊的周期性數據，而非周期性數據是單獨存放的，不能覆蓋，由單片機讀取并清除。

圖3協議芯片內部結構框圖

協議芯片使得外接的單片機可以在空閑的情況下訪問讀緩存和寫緩存，單片機不必頻繁地通過中斷技術處理周期性數據，也使得PLC主機可以無等待地訪問從機的周期性數據。

3基于CPLD的協議芯片實現

3.1CPLD芯片選型

本設計選用lattice公司的MachXO系列芯片，該系列CPLD集成了部分FPGA的功能，除了內置豐富的LUT資源以外，還有大量分布式的SRAM位和嵌入式的專用于FIFO設計的SRAM塊，并有模擬鎖相環(PLL)支持時鐘信號的倍頻、分頻等，I/O引腳可配置成1.2/1.5/1.8/3.3V電平兼容。

3.2基于VerilogHDL語言的硬件程序設計

本設計采用VerilogHDL語言進行協議芯片的程序設計，VerilogHDL語言是一種硬件描述語言，設計數字芯片時可以按照層次描述，并可以進行時序建模。本設計采用混合設計模式，主要設計的模塊有狀態機、協議幀檢測、FIFO控制器設計等。

1)狀態機設計。

協議芯片的頂層模塊是狀態控制器部分，協議芯片共有四個狀態，分別處理基于VerilogHDL程序語言的狀態機描述偽代碼如下：

2)協議幀檢測。

本協議芯片的幀校驗和采用簡單的加和形式進行，在接收一方，如果數據幀中有用數據的加和同后續的校驗和字節相同，則協議是正確的，否則丟棄該幀。協議幀校驗和計算的代碼如下：

3)FIFO設計。

FIFO利用了MachXO系列CPLD的嵌入式SRAM塊的資源，Lattice公司的ispLEVER7.0軟件提供了可配置的IP軟核，該軟核可以采用基于嵌入式SRAM塊實現，也可以使用查找表實現，FIFO的IP核框圖如圖4所示，FIFO的可配置參數包括FIFO字節深度、EmptyFull、Almostempty和AlmostFull觸發字節深度、數據寬度、大小端模式等。

圖4可配置FIFO控制器IP軟核框圖

3.3協議芯片綜合

VerilogHDL程序通過Lattice公司的CPLD開發軟件ispLEVER7.0進行編譯、綜合，多次嘗試后最終選擇了Lattice公司MachXO系列CPLD中的MachXO2280芯片，綜合后的主機協議芯片占用CPLD資源的60%左右，從機協議芯片占用CPLD資源的45%左右，FIFO控制器充分利用了MachXO2280芯片內部的嵌入式RAM塊，同時利用了鎖相環實現高頻率的時鐘工作。最后通過LSCispVM(R)System燒寫軟件經JTAG口下載到CPLD芯片中進行協議芯片功能驗證測試。

4結語

本文設計的背板總線協議芯片在背板串行總線時鐘頻率為25MHz、信號電平為LVTTL,底板引線長度為40cm,1臺主機連接3臺擴展模塊的情況下工作穩定并通過了群脈沖試驗，驗證了這一組協議芯片的設計是成功的。由于該組協議芯片是針對PLC的周期性和非周期性數據傳送專門設計的，硬件實現的協議幀控制器支持高速率通信、支持數據幀檢驗功能，避免了數據傳送的錯誤，大大降低了外圍單片機的軟件開銷，增強了可靠性，是一組非常適合用于PLC背板總線或者需要多模塊協同工作的背板總線系統協議芯片。