基于WiMax及其派生標準的新興寬帶無線協議需要越來越高的吞吐量和數據速率。這些協議提出的快速芯片速率和數字射頻處理可以在使用FPGA方案的硬件上得到最佳的實現。 FPGA非常適合作為高性能、高性價比的解決方案來實現這些物理層協議中的數字功能，因為它們包括以下豐富的資源： 1.DSP模塊，可以用來實現各種FIR濾波和FFT/IFFT操作所要求的乘法器和加法器/累加器功能； 2. SERDES收發器，可以支持無線前端與基帶數字板之間的CPRI和OBSAI接口； 3. 重要的FPGA嵌入式RAM塊存儲器（EBR），可以用來存儲濾波器系數，執行塊交錯以及實現FEC解碼（Turbo、維特比、Reed－Solomon等）； 4. 高速LVDS I/O，分別支持到DAC和來自ADC的寬并行接口。這些轉換器定義了射頻/模擬功能和廉價數字基帶邏輯之間的界限。接口的速率越高，低成本FPGA解決方案便能集成更多的數字上變頻/數字下變頻功能。 本文重點討論第一種資源，即DSP乘法模塊。通過減少和優化DSP乘法模塊在FFT和FIR中的實現，設計師可以在盡量減少資源使用的條件下滿足吞吐量要求，從而允許用戶使用最具性價比的現成FPGA器件。下面對這四種乘法器節省技術進行介紹。 用于WiMaxOFDM功能的高效復數乘法 WiMax系統設計的一個重要特征是支持正交頻分復用（OFDM）。FPGA使得分別使用IFFT和FFT在離散時間內實現OFDM發送器和接收器變得特別容易。諸如802.16a等協議需要256樣點的FFT。而802.16e這些協議要求多種FFT樣點，或者可以靈活調整的FFT樣點以適應動態信道和帶寬要求（可擴展OFDMA）。 復數乘法 在執行256和1024樣點FFT時，可通過Radix－4結構獲得乘法器的最高效使用。FFT算法通過復用4樣點離散傅里葉變換（DFT）蝶形結構進行分解。例如，一個16點的FFT可以通過按時間抽取、按頻率抽取或其他相關分解方式用2級Radix－4 DFT結構實現。第1級由4個4樣點DFT組成，第2級同樣由4個4點DFT組成。由于每個DFT的輸出要求在饋送給下一級之前為結果提供3個相位因子，因此第1級和第2級之間的9個相位因子需要9次復數乘法。 初看起來，執行一次復數乘法需要4個乘法器和2個加法/減法器。然而，該表達式可以重新寫成另外一種只需3個乘法器、3個加法器和2個減法器的表達式。值得注意的是，加法器是在FPGA的內核邏輯中實現的，使用了豐富的逐位進位模式（ripple mode）的通用可編程邏輯單元（PLC）片。 如果D＝Dr＋jDi是復數數據，C＝Cr＋jCi是復數系數，那么復數乘法的標準表達式如下： 　　E1:R＝D＊C＝（Dr＋jDi）＊（Cr＋jCi）＝Rr＋jRi （1） 　　其中Rr＝Dr＊Cr－Di＊Ci, Ri＝Dr＊Ci＋Di＊Cr 　　上述標準表達式要求使用4個乘法器。該表達式可以通過代數方法重新整理為： 　　E2: Rr＝Dr＊Cr－Di＊Ci （2） 　　E3: Rr＝Dr＊Cr－Di＊Ci＋0 （3） 　　E4: Rr＝Dr＊Cr－Di＊Ci＋（Dr＊Ci－Di＊Cr）－（Dr＊Ci－Di＊Cr） （4） 　　E5: Rr＝（Dr＊Cr－Dr＊Ci＋Di＊Cr－Di＊Ci）＋（Dr＊Ci－Di＊Cr） （5） 　　復數結果的新表達式是： 　　E6: Rr＝[（Dr＋Di）＊（Cr－Ci）]＋（Dr＊Ci－Di＊Cr） （3次乘法） （6） 　　E7: Ri＝Dr＊Ci＋Di＊Cr （復用來自Rr的乘積） （7） 如圖1所示，最優的復數乘法可以用3個乘法器、3個加法器和2個減法器實現。值得注意的是，在FPGA中，加法/減法模塊所用的相對裸片面積要小于18×18的乘法器模塊。 [align=center] 圖1：采用4個和3個乘法器的復數乘法[/align] 總之，所用乘法器數量減少25%可以帶來下面兩大好處之一： 1.在相同FFT吞吐量的條件下可以少用乘法器； 2.在乘法器數量不變的條件下可以提高FFT吞吐量。 數字上變頻/下變頻器中FIR濾波器的高效實現 如下的三個高效乘法器技術可用于實現FPGA中的數字上變頻和下變頻。這已經成為優化的重點領域，因為無線設計師需要滿足將數據從非常高的采樣速率向芯片處理速率轉移的要求。數字下變頻器/上變頻器（DDC/DUC）子系統是基站內發送器/接收器的主要數字器件，以前是用昂貴的模擬/混合信號器件實現的。共有三種技術可以用來減少FPGA實現方案中的乘法器數量。 1.系數對稱的FIR濾波器可節省乘法器； 2.分布式運算操作使用嵌入式塊存儲器； 3.級聯積分梳狀濾波器使用加法器。 上變頻/下變頻概述 如圖2中上半部分描述的那樣，DDC由以下器件組成：一個基于數控振蕩器（NCO）的I/Q分離器，它通過兩個混頻器將來自射頻部分的輸入信號用正弦和余弦波進行調制；一個抽取部分，可以由3級FIR抽取濾波器或后接級聯積分梳狀（CIC）濾波器的FIR抽取濾波器進行配置。 [align=center] 圖2：DDC/DUC結構[/align] 圖2中的DUC由以下器件組成：3級FIR內插濾波器或后面接FIR內插濾波器的CIC濾波器；一個基于NCO和兩個混頻器的I/Q混頻器，其在I、Q輸出信號到達射頻部分前對它們進行解調。請記住，抽取用于采樣刪除以達到較低的采樣率，而內插用于增加外推樣本以提高采樣率。 變頻器的通用實現指南 DDC/DUC系統是一個需要大量乘法器的系統。抽取和內插濾波器通常由乘法器和加法器陣列實現，而混頻功能就是一個乘法器。利用面積優化方法實現NCO要基于使用復數乘法器的相移。 克服需要大量乘法器的系統所帶來的挑戰首先是要分解和級聯濾波器： 1. 一個抽取/內插系數為N的大型FIR抽取濾波器或FIR內插濾波器可以分解成兩個或三個抽取/內插系數分別為N1、N2和N3的較小、較簡單的級聯濾波器。抽取/內插系數滿足以下等式： E8: N＝N1＊N2＊N3 2. 將FIR抽取濾波器或FIR內插濾波器分解成兩個或三個獨立濾波器可以減少實現整個濾波器所需的抽頭總數。抽取或內插系數為N的單個濾波器需要大量的抽頭（乘法器）才能滿足基本的濾波器衰減和噪聲特性要求。將濾波器分解成兩個或三個更小和更簡單的濾波器可以減少整個濾波系統的抽頭數量。另外，第二和第三級聯濾波器的較低采樣率可以實現時間復用，從而進一步縮小實現的尺寸。 當濾波器階數確定好后，還可以采取多種措施減少實際濾波器中的乘法器數量。下面將對此進行介紹。 [align=center] 表1：可減少WiMax系統設計中乘法器數量的四種技術[/align] 三種專用于變頻器的乘法器節省技術 1. 對稱抽取和內插濾波器 系數對稱的DDC抽取濾波器和DUC內插濾波器可以用來獲得最多50%的乘法器節省效果。在對稱條件下，n個抽頭的FIR濾波器系數h（0）、h（1）、…、h（n）滿足h（k）＝h（n－k）｛0≤k≤n｝. 由于h（k）＝h（n－k）、h（k）與兩個相關樣本之和的乘積可以一次完成，因此所需乘法器的數量可以最多減少2倍（對于偶數個系數）。在FPGA中，可以利用低成本的逐位進位邏輯實現使用相同系數的兩個數據樣本的加法。 2. 通過分布式運算功能并利用EBR存儲器塊實現FIR濾波器 對乘法器密集應用（如DDC或DUC）來說，FPGA資源的高效使用特別重要。將存儲器和LUT結構資源用作乘法器可以顯著提升實現效率。EBR和這種結構的分布式存儲器可以用作使用分布式存儲器技術的FIR濾波器乘法器。分布式存儲器技術也被稱為軟乘法技術，使用這種技術通常可以使FPGA器件中的乘法器數量增加2到5倍。 從圖3可以看出如何使用EBR實現使用分布式算術技術的FIR濾波器。樣本被串行移位進EBR地址總線。在EBR內部有一個預計算的結果乘法表以及帶合適系數的各個輸入樣本比特（地址比特）總和。累加器將累加n個（n是樣本比特分辨率）中間結果，并在n個時鐘周期后提供完整的FIR濾波結果。 [align=center] 圖3：將塊存儲器用作FIR乘法器[/align] 3. CIC濾波器使用加法器而不是乘法器 用CIC乘法器代替某些內插/抽取FIR濾波器鏈部分是另一種減少實現所需乘法器數量的方法。CIC乘法器沒??/下變頻通常要求數百階的大范圍速率變化。高速率變化內插或抽取濾波器在硬件方面非常昂貴。CIC濾波器也被稱為Hogenauer濾波器，可以用作低成本的高因數抽取或內插濾波器。它們可以用來在數字系統中取得任意的和很大的速率變化，并能夠僅使用加法器和減法器高效實現。因為FPGA有很快的進位鏈用于實現加法器，因此CIC濾波器非常適合FPGA實現。積分器和梳狀濾波器的結構與特性請參見表2。 [align=center] 表2：梳狀濾波器和積分器的結構與特性[/align] 利用IP核實現變頻器和OFDM 用Lattice的FPGA實現DDC或DUC變頻器相當簡單，因為FPGA提供了作為IP內核使用的重要組成器件。將CIC濾波器用作數據速率轉換中內插器的應用如圖4所示，它給出了用作數字無線應用中的變頻器的CIC內插器的使用。 [align=center] 圖4：用于數字無線電應用的數字上變頻器[/align] 數字上變頻器使用以下一些IP內核配置： 1. FIR濾波器（63個抽頭的內插濾波器）； 2. FIR濾波器（31個抽頭的內插濾波器）； 3. CIC濾波器（速率在8到2K之間可編程的內插CIC濾波器）； 4. NCO（帶正弦和余弦輸出的NCO）。 LatticeECP2/M的優勢 LatticeECP2/M系列低成本FPGA具有多種與WiMax系統設計高度相關的高性能特性。在其他低成本FPGA系列器件中很難找到這些特性，而只能在昂貴的高端FPGA產品中才能找到： 1. 帶硬連線的乘法器、加法器/累加器模塊和管線級的高性能DSP模塊； 2. 速率高達3.125Gbps的SERDES收發器通道，支持無線電頭部和基帶數字板之間的CPRI和OBSAI接口； 3. 在LatticeECP2/M存儲器增強系列產品中數量眾多的18kB EBR存儲器塊； 4. 支持ADC/DAC接口的高速LVDS I/O，輸入和輸出速率均可高達840Mbps； 5. 低成本的LatticeECP2/M系列器件均可提供這些豐富和高性能的資源，而價格遠低于其他FPGA器件。WiMax系統設計師還能使用多種設計技術減少所需DSP乘法器的數量，從而讓用戶有可能使用更小、更便宜的FPGA器件。