MentorGraphics公司（納斯達克代碼：MENT）今天宣布，MellanoxTechnologies已將全新的Mentor®Tessent®階層化ATPG解決方案標準化，以管理復雜度及削減其先進的集成電路(IC)設計生成測試向量所需的成本。高品質的IC測試需要大量的制造測試向量，Mellanox運用Tessent階層化ATPG，顯著減少了生成這些測試向量所需的處理時間和系統內存。

“每一個新設計周期生成測試向量所需的時間迅速增長，這也就增加了我們相關的測試成本，”MellanoxTechnologies后端工程副總裁EvelynLandman說道。“選用MentorGraphics的Tessent階層化ATPG流程可使我們大大減少當前設計的運行時間。由于此解決方案的可擴展性較高，我們計劃在未來的設計中繼續使用該方案。”

Tessent階層化ATPG流程采用分治法，即將整個ATPG任務分解為更小的模塊，更加便于管理。每一個設計內核首先會單獨生成壓縮測試向量，然后再自動重定向到芯片級并合并，從而盡可能縮短測試時間。此時，將會生成用于頂層互連邏輯的壓縮測試向量。此技術可使需要大量運算的DFT步驟免于成為流片過程中的瓶頸，并且加強測試流程的可預測性。

相比在所有模塊和頂層互連邏輯在芯片級運行ATPG，階層化ATPG方案可顯著減少運行時間和內存占用。一般而言，運行時間可縮減5-10倍，而內存占用節省比例甚至更高。由于所有內核使用掃描通道方式的效率得到提升，階層化ATPG通常可使測試向量數量減少2倍，測試時間也相應得以減少。

“我們很多客戶都在使用階層化設計法管理設計規模和復雜度。大多數客戶都已清楚他們的測試生成流程必須與此階層化方案相契合，“負責MentorGraphics的TessentDFT和ATPG產品的產品營銷總監StephenPateras說道。“我們全新的階層化ATPG解決方案不僅可擴展100M以上的門級設計，而且可使DFT和ATPG能更容易地分配于不同的設計小組并在設計周期中更早運行，從而加速進度。”

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