摩爾定律(Moore'sLaw)將在未來的十年持續發展，但每單位晶體管成本下跌的速度將隨之減緩，無法再像過去一樣快速降低了。根據新思科技董事長兼首席執行官AartdeGeus表示，芯片設計越來越復雜，逐漸推遲向更大晶圓的過渡，但也為其他替代技術開啟了大門。

有些業界指出，28nm節點可能會是最后一次還能以新硅晶制程為客戶帶來完整的好處了──更低成本、功耗以及更高性能。

展望未來，“評判的標準將取決于每個晶體管成本降價的速度有多快──這同時也會是良率能多快提升的函數，”AartdeGeus指出，“隨著晶體管降價速度減緩，半導體的價格很可能就必須提高，”才能使芯片制造商得以回收投資。

不過，AartdeGeus也轉述英特爾資深院士MarkBohr的看法，他說MarkBohr表示看到一條可邁向7nm節點的發展道路，還“可能以某種方式降低每晶體管價格。”

目前對于未來節點的每晶體管成本資料掌握有限。不過，根據以往的發展經驗，預計業界將能持續看到成本下降。由于缺少下一代微影工具，晶圓廠自20nm起就必須為一些芯片層進行兩次圖樣(pattern)過程。但微影技術僅占芯片制造成本的四分之一。

面對未來可能更高的成本，業界將竭盡所能的利用目前的28nm節點，由于利潤并沒那么高，其他公司可能更指望在16/14nm節點，因此，只有一些廠商會轉移到20nm節點。

這可能會為其他替代技術開啟了另一扇門，如意法半導體(ST)以及其他業者提出的全耗盡型絕緣上覆硅(FD-SOI)技術。但這也會帶動其他主導廠商大力支持FD-SOI。

考慮到成本不斷的增加以及芯片制造的復雜度，半導體公司已經將從300mm晶圓過渡到45nn晶圓的時程延遲到2020年了。更大的晶圓有時雖可帶來更低成本，但業界也相應地需要一款完整的工具，如今卻還無法到位。

盡管如此，AartdeGeus對于未來發展仍抱持樂觀看法。隨著該公司推出重要的芯片設計軟件升級，他表示，“我們可支持多幾十億種晶體管芯片，而在未來十年也將看到持續的進展。”

有趣的是，在以Synopsys公司工具完成的設計中，只有約5%的設計采用目前先進的28nm制程技術。180nm節點是目前最普遍的制程技術，在采用該工具的設計中約占30%，接著分別是65nm以及250nm節點。

“這的確是令人驚訝的數據分布，讓我不得不再三確認圖表與數字是否確，”AartdeGeus說，“但可以確定的是我們看到了大量轉向28nm的趨勢，接下來也將逐漸增加過渡至16/14nm節點。

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