一、ASIC芯片全定制與半定制

　　(一)全定制設計

　　該方法尤其適宜于模擬電路，數?；旌想娐芬约皩λ俣取⒐?、管芯面積、其它器件特性(如線性度、對稱性、電流容量、耐壓等)有特殊要求的場合;或者在沒有現成元件庫的場合。特點：精工細作，設計要求高、周期長，設計成本昂貴。

　　由于單元庫和功能模塊電路越加成熟，全定制設計的方法漸漸被半定制方法所取代。在IC設計中，整個電路均采用全定制設計的現象越來越少。全定制設計要求：全定制設計要考慮工藝條件，根據電路的復雜和難度決定器件工藝類型、布線層數、材料參數、工藝方法、極限參數、成品率等因素。需要經驗和技巧，掌握各種設計規則和方法,一般由專業微電子IC設計人員完成;常規設計可以借鑒以往的設計，部分器件需要根據電特性單獨設計;布局、布線、排版組合等均需要反覆斟酌調整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設計原則設計版圖。版圖設計與工藝相關，要充分了解工藝規范，根據工藝參數和工藝要求合理設計版圖和工藝。

　　(二)半定制設計方法

　　半定制設計方法又分成基于標準單元的設計方法和基于門陣列的設計方法。

　　基于標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發器等，按照某種特定的規則排列，與預先設計好的大型單元一起組成ASIC。基于標準單元的ASIC又稱為CBIC(CellbasedIC)。

　　基于門陣列的設計方法是在預先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設計。半定制相比于全定制，可以縮短開發周期，降低開發成本和風險。

　　二、設計過程

　　(1)需要對ASIC進行內部功能模塊的劃分，使每個功能模塊實現相應的功能。各個功能模塊連接到一起形成整個ASIC電路。

　　(2)根據功能模塊的劃分，按照功能和接口要求，采用硬件描述語言 (HDL)進行模塊的邏輯設計，形成寄存器傳輸級(RTL)代碼。

　　(3)針對ASIC規格書的功能和時序要求，采用現場可編程邏輯門陣列 (FPGA)原型或者軟件仿真的方式，編寫測試代碼或者測試激勵，進行邏輯驗證，并確保邏輯設計完全符合設計要求。

　　(4)將RTL代碼通過邏輯綜合工具映射到相應的工藝庫上，進行布局布線等版圖設計，完成時序驗證和收斂，形成用于投片生產的版圖數據。

　　三、結構化 ASIC應運而生

　　FPGA與ASIC各有優勢，學術界也展開了結合ASIC與FPGA的技術探索。

　　英特爾就提出了結構化ASIC的概念。結構化 ASIC 是 FPGA 和基于單元的 ASIC 之間的增量步驟。結構化 ASIC 以具有邏輯、內存、I/O、收發器和硬核處理器系統的通用基礎陣列開始。設計人員只需定制互連，跳過基于單元的 ASIC 設計流程中涉及的許多步驟，而是專注于實現所需的定制功能。

　　從本質上講，與 FPGA 相比，結構化 ASIC 具有更低的功耗和更低的單位成本，并且與基于單元的 ASIC 相比，具有更低的 NRE 和更快的上市時間。

　　在科學研究上，我們樂于看到百家爭鳴，無論FPGA還是ASIC，代表的都是科技越來越多的可能性。