旋轉編碼器廣泛用于工業自動化系統。這種編碼器的典型用途是用于電機，其中編碼器連接到旋轉軸，從而為控制系統提供反饋。雖然編碼器的主要用途是角度位置和速度測量，但其他功能（例如系統診斷和參數配置）也很常見。圖1顯示了一個電機控制信號鏈，它使用RS-485收發器和微處理器連接絕對編碼器（ABS編碼器）從機和工業伺服驅動機主機，用于交流電機的閉環控制。伺服驅動器和ABS編碼器之間的RS-485通信鏈路通常需要高達16MHz的高數據速率和低傳播延遲時序規范。RS-485布線通常延伸至最大50米，但在某些情況下可長達150米。電機控制編碼器應用是數據通信的挑戰性環境，因為電噪聲和長電纜長度會影響RS-485信號的完整性。

圖1.使用RS-485連接絕對編碼器從站到伺服驅動器主站，用于交流電機的閉環控制

RS-485信號是平衡的，差分的和固有的噪聲免疫。系統噪聲與RS-485雙絞線電纜中的每根電線相同。一個信號發出與另一個信號相反的信號，耦合到RS-485總線上的電磁場相互抵消。這減少了系統的電磁干擾（EMI）。此外，增強型ADM3065E2.1V驅動強度可在通信中實現更高的信噪比（SNR）。使用ADuM141D可以輕松實現向ADM3065E添加信號隔離。該裝置是基于ADI的四通道，數字隔離器我耦合器技術。它可以以高達150Mbps的數據速率運行，因此適合使用50MbpsADM3065ERS-485收發器（圖2）。直接功率注入（DPI）測量器件抑制注入電源或輸入引腳的噪聲的能力。ADuM141D中使用的隔離技術已經過DPIIEC62132-4標準的測試。抗噪性能超過同類產品。該器件在頻率范圍內保持優異的性能，但其他隔離產品在200MHz至700MHz頻段內表現出誤碼。

圖2.信號隔離，50MbpsRS-485解決方案（簡化圖-所有連接未顯示）

露出的RS-485連接器上的ESD和編碼器到電機驅動器的電纜是常見的系統危險。與可調速電力驅動系統的EMC抗擾度要求相關的系統級IEC61800-3標準要求最低±4kV接觸/±8kV空氣IEC61000-4-2ESD保護。ADM3065E具有±12kV接觸/±12kV空氣IEC61000-4-2ESD保護，超出此要求。圖3顯示了IEC61000-4-2標準的8kV接觸放電電流波形與人體模型（HBM）ESD8kV波形的比較。圖4顯示兩個標準指定了彼此不同的波形形狀和峰值電流。與IEC61000-4-28kV脈沖相關的峰值電流為30A，而HBMESD的相應峰值電流小于5倍，為5.33A。另一個區別是初始電壓尖峰的上升時間，與HBMESD波形相關的10ns相比，IEC61000-4-2ESD的上升時間要快1ns。與IECESD波形相關的功率量遠大于HBMESD波形的功率。HBMESD標準要求被測設備（EUT）承受三次正放電和三次負放電-相比之下，IECESD標準要求10次正放電和10次放電測試。與其他規定不同級別HBMESD保護的RS-485收發器相比，具有IEC61000-4-2ESD額定值的ADM3065E更適合在惡劣環境中運行。與IECESD波形相關的功率量遠大于HBMESD波形的功率。HBMESD標準要求被測設備（EUT）承受三次正放電和三次負放電-相比之下，IECESD標準要求10次正放電和10次放電測試。與其他規定不同級別HBMESD保護的RS-485收發器相比，具有IEC61000-4-2ESD額定值的ADM3065E更適合在惡劣環境中運行。與IECESD波形相關的功率量遠大于HBMESD波形的功率。HBMESD標準要求被測設備（EUT）承受三次正放電和三次負放電-相比之下，IECESD標準要求10次正放電和10次放電測試。與其他規定不同級別HBMESD保護的RS-485收發器相比，具有IEC61000-4-2ESD額定值的ADM3065E更適合在惡劣環境中運行。

許多通信協議用于編碼器;例如EnDat，BiSS，HIPERFACE和Tamagawa。盡管它們存在差異，但編碼器通信協議在實現方面具有相似性。這些協議的接口是串行雙向管道，符合RS-422或RS-485電氣規范。雖然硬件層存在共性，但運行每個協議所需的軟件是獨一無二的。通信棧和所需的應用程序代碼都是特定于協議的。本文重點介紹EnDat2.2接口主端的硬件和軟件實現。

圖3.8kV的IEC61000-4-2ESD波形與8kV的HBMESD波形的比較

延遲分為兩類：第一類是電纜的傳輸延遲，第二類是收發器的傳播延遲。光速和電纜的介電常數決定了電纜延遲，典型數量為6ns/m至10ns/m。當總延遲超過半個時鐘周期時，主設備和從設備之間的通信中斷。此時，設計人員有以下選擇：降低數據速率，降低傳播，引入延遲或主端補償。選項3可以補償電纜延遲和收發器延遲，因此是確保系統可以在長電纜上以高時鐘速率運行的有效方法。缺點是延遲補償增加了系統復雜性。在無法進行延遲補償的系統中，或者在具有短電纜的系統中，使用具有短傳播延遲的收發器的價值是顯而易見的。低傳播延遲可實現更高的時鐘速率，而無需在系統中引入延遲補償。

主實現包括串行端口和通信堆棧。由于編碼器協議不符合標準端口（例如UART），因此無法使用大多數通用微控制器上的外設。相反，FPGA的可編程邏輯可實現硬件中的專用通信端口，并支持延遲補償等高級功能。雖然FPGA方法很靈活，可以根據應用進行定制，但它也有缺點。與處理器相比，FPGA成本高，耗電量大，并且具有大量的產品上市時間。本文中討論的EnDat接口的實現是在ADI公司的ADSP-CM40x上完成的，該公司是一款針對電機控制驅動器的處理器。除了用于電機控制的外圍設備，例如脈沖寬度調制器（PWM）定時器，模數轉換器（ADC）和sinc濾波器，該器件具有高度靈活的串行端口（SPORT）。這些SPORT能夠模擬許多協議，包括編碼器協議，如EnDat和BiSS。由于具有豐富的外圍設備，因此可以執行高級電機控制，以及與具有相同設備的編碼器接口。換句話說，消除了對FPGA的需求。

圖4.實驗設置

EnDat2.2測試設置如圖4所示.EnDat從站是Kollmorgen（AKM22）的標準伺服電機，EnDat編碼器（ENC1113）安裝在軸上。三對電線（數據，時鐘和電源線）將編碼器連接到收發器板。EnDatPHY上的編碼器有兩個收發器和電源。其中一個收發器用于時鐘，另一個收發器用于數據線。EnDat主機采用ADSP-CM40x，采用標準外設和軟件組合實現。發送端口和接收端口均采用靈活的SPORT實現。

EnDat協議由許多不同長度的不同幀組成。但是，這些幀都基于相同的序列，如圖5所示。首先，主機向從機發出命令，然后從機處理命令并執行必要的計算。最后，從站將結果發送回主站。發送時鐘（TxCLK）由處理器ADSP-CM40x生成。由于系統中的延遲，來自編碼器的數據在返回處理器之前將與發送時鐘異相。為了補償傳輸延遲tDELAY，處理器還發出一個接收時鐘（RxCLK），與發送時鐘相比，它延遲了tDELAY。使接收時鐘與從從設備接收的數據同相是補償傳輸延遲的有效方法。

圖5.EnDat發送/接收序列

來自處理器的時鐘信號是連續的，而EnDat協議規定時鐘必須僅在通信期間應用于編碼器。在所有其他時間，時鐘線必須保持高電平。為了解決這個問題，處理器產生一個時鐘使能信號CLKEN，該信號被送到ADM3065E數據使能引腳。經過兩個時鐘周期（2T）后，主機開始在TxDATA上輸出命令。該命令長6位，后跟兩個0位。為了控制通過收發器的數據方向，處理器在發送時將BitTx/RxEN設置為高電平。當從機準備響應時，系統進入等待狀態，主機繼續應用時鐘，但數據線處于非活動狀態。當從器件準備好響應時，數據線接收數據被拉高并且響應立即發送。在接收到n位響應后，主機通過將CLKEN信號設置為低來停止時鐘。同時，ENCCLK信號變高。數據流是半雙工的，組合數據線上的流量顯示為ENC數據。

圖6.EnDat數據交換

圖6顯示了EnDat系統的測試結果。測試中使用的時鐘頻率為8MHz，通過相移接收時鐘實現延遲補償。底部信號是來自EnDat主站的命令。此處顯示的命令是發送位置，即兩個0，然后是六個1，最后是另外兩個0。總的來說，命令長度為10位。編碼器的響應是來自頂部的第三個信號。組合數據線是來自頂部的第二個信號。最后，頂部信號是應用于編碼器的時鐘。