摘要：研制的移動電話無線電測試儀是基于X86平臺，結合DSP處理技術，單片機技術和多模塊結構的臺式儀器，能用于GSM900/GSM1800/GSM1900等移動電話的測試。 　　關鍵詞：測試設備　　設計　　應用 　　移動電話正在迅速地發展與普及，手機的測試和維修服務的需求也隨之迅速增大，研制和生產國產的測試設備勢在必行，為此而開展了有關的研制工作。 　　一、綜合測試系統介紹 　　研制的綜合測試系統分為模擬和數字兩大部分，在功能上相當于GSM通信系統中的基站（BS）子系統的功能的特性。它以X86平臺為基礎，擴展了兩塊電路板。一個是模擬板，管理模擬信號的發射，接收。一塊是基帶處理板，和X86平臺接口?；鶐幚戆褰邮誌（同相信號），Q（正交信號），RAMP（功率斜坡信號）模擬信號，進行參數計算機、分析。處理結果通過數據線傳送到X86計算機，以圖形或數字的形式顯示出來，同時系統可以根據需要產生適當的信號和信令，經過GMSK調制成為模擬I,Q信號，送給模擬板發送。 　　GSM手機綜合測試儀主要完成以下測試功能： 　　1、手機語音突發脈沖功率斜坡的測試。 　　2、語音信號相位誤差的測試。 　　3、語音信號頻率誤差的測試。 　　4、語音信號定時誤差的測試。 　　5、無線接口信令的測試。 　　二、綜合測試系統的設計 　　系統的設計采用了模塊化設計方法，整個系統分為8個子模塊。其中4個需要根據現場情況進行運算的模塊的功能由SDP來實現。這就必須考慮到它們彼此之間的數據通訊以及它們和計算機的ISA總線間的數據交換。這些功能要求SDP有足夠的外部通訊口。在實際設計時，它們之間的通訊由BSP完成，其間的邏輯功能控制由一塊CPLD來完成。在選用DSP芯片時，主要應考慮性能能否滿足快速判讀算法的要求。具體地說就是要求選擇那些指令周期短、數據吞吐率高、通信能力強、指令集功能完備的處理器，同時也要兼顧功耗和開發支持環境等因素。根據本系統的實際要求：實時處理，計算量大，測試系統的內部模塊間相互通訊能力要求高等，核心器件最后采用了德州儀器（TI）公司TMS320C5000系列中的TMS320VC5409芯片。 　　TMS320VC54x是TI的16位定點DSP，采用了改進的哈佛結構，它有一條程序總線和三條數據總線，高度并行性的算術邏輯單元ALU，專用硬件邏輯，片內存儲器，片內外設和高度專業化的指令集，使該芯片速度高，操作靈活。哈佛結構的程序和數據空間分開，允許同時對程序指令和數據進行訪問，提供了很高的并行度，兩個讀和一個寫操作可以在一個周期里完成。因此并行存儲指令和專用指令可以在這種結構中得到充分利用。另外，改進的哈佛結構使數據可以在數據和程序空間之間傳送。并行性支持在一個機器周期里完成一系列算術、邏輯和位處理運算。另外，C54x有管理中斷，循環運算和功能調用的控制結構。在C54X中，算術邏輯單元的移位器和指數檢測器使得各種數值運算執行單周期化。指數編碼器支持話音編碼的浮點運算。還有一個比較選擇存儲單元（CSSU），大大加速了Viterbi譯碼的速度。C54x的外圍通訊能力也很強。如VC5409和3個BSP（緩沖串口），1個HPI（主機接口）；VC5402有2個BSP,1個HPI。 　　在本綜合測試儀器的設計過程中，采用了SDP+CPLD（FPGA）的結構。 　　隨著大規模可編程器件的發展，采用DSP+ASIC結構的信號處理系統顯示出了其優越性，正逐步得到重視。與通用集成電路相比，ASIC芯片具有體積小，重量輕，功耗低可靠性高等幾個方面的優勢，而且在大批量應用時，可降低成本。 　　現場可編程門陣列（FPGA）是在專用ASIC的基礎上發展起來的，它克服了專用ASIC不夠靈活的缺點。與其他中小規模集成電路相比，其優點主要在于它有很強的靈活性，即其內部的具體邏輯功能可以根據需要配置，對電路的修改和維護很方便。目前，FPGA的容量已經達到了百萬門級，使得FPGA成為解決系統級設計的重要選擇方案之一。 　　SDP+FPGA結構最大的特點是結構靈活，有較強的通信性，適于模塊化設計，從而能夠提高算法效率；同時其開發周期較短，系統易于維護和擴展，適合于實時信號處理。 　　實時信號處理系統中，低層的信號預處理算法處理的數據量大，對處理速度的要求高，但運算結構相對比較簡單，適于用FPGA進行硬件實現，這樣能同時兼顧速度及靈活性，高層處理算法的特點是所處理的數據量較低層算法少，但算法的控制結構復雜，適于用運算速度高、尋址方式靈活、通信機制強大的DSP芯片來實現。 　　本設計中的DSP主要用于運算部分：接收模塊，解碼模塊，發射模塊，信令模塊。它們的算法相對復雜、靈活，完成由模擬板送來的基帶信號和控制信號的處理，完成信號的信道解碼。接收信道解碼后的信號，進行信源解碼，去交織，以及完成對一些參數的計算，如：頻率誤差，相位誤差，定時誤差，功率斜坡測試等。對大部分信令，184個比特的消息，經過Fire碼的1/2卷積碼等編碼處理后，達到456個比特，交織（按一定規律分）在8個半突發脈沖上，或者4個整突發脈沖上。還要完成消息的組織，無線信道的分配，移動管理，通信管理，短消息業務等。 　　在本設計中的CPLD主要完成邏輯控制，如：DSP的HPI口和ISA接口的邏輯和SPEECH功能的邏輯。FPGA完成相關器的功能。相關器是對輸入的數據流（由信道解碼DSP的串口輸入）和相應的標準BITS串（FPGA中預先設置好的訓練序列）相同，統計得到的BITS串的1的個數。CPLD和FPGA完成的運算相對簡單，但對其處理速度要求很高。特別是相關器，它是對140個左右的BITs并行同成。如果用DSP來實現相同的功能，則其速度要求為至少150Mbps，顯然用FPGA來完成具有現實意義。 　　對于DSP的調試采用的是TI的CCS。通過往DSP程序存儲區中寫入一個簡單的方波發生器的測試程序，使DSP的XF引腳交替為高低電平，使其引腳上的發光二極管閃爍，以驗證DSP已經能完全正常地工作。 　　在Xilinx Foundation開發環境下，下載程序到FPGA，程序顯示下載成功。檢查FPGA的DONE引腳為高電平。然后用VHDL設計了一個簡單的時鐘分頻電路，下載進FPGA后，在相應的引腳能正確地用示波器觀察到波形。對CPLD的調試也是通過用生成的程序來對其特定引腳置位完成。 　　至此，芯片級的調試已經完成，下面要做的是和模擬板的聯調，做系統級別的調試。本設計中采用的基于DSP+FPGA模式，為設計如何處理軟硬件的關系提供了一個較好的解決方案。同時，該系統具有靈活的處理結構，對不同結構的算法都有較強的適應能力，尤其適合實時信號處理任務。 　　DSP由于其提供了高速處理能力，并有靈活的應用性和快速的升級。在與FPGA的結合下，其在未來的實時數字信號處理中將得到更加廣泛的應用。