臺積電和ARM日前宣布：雙方在65納米低功耗測試芯片上的設計合作顯著降低了其動態功率和耗散（Leakage）功率。兩家公司認為創新的低功耗設計技術對于最終的成功起到了關鍵的作用。 長達一年的合作成果是一片擁有先進功耗管理技術的基于ARM926EJ-S處理器的65納米測試芯片。通過采用動態電壓和頻率縮放技術，測試芯片可以在針對各種運行模式的最低可能功耗水平下運行。這樣，ARM測試芯片將動態功耗降低了50%以上。此外令人矚目的是在這個臺積電65LP低耗散工藝上，先進的功率門控技術進一步把待機耗散降低了8倍。 ARM Fellow David Flynn表示：“隨著移動設備使用先進的處理程序來提供更強大的功能和性能，功耗效率成為半導體行業面臨的最嚴峻的挑戰。ARM和臺積電合作開發65納米和45納米技術，這個項目表明通過技術合作以及全功能芯片的實現，我們可以降低耗散功率和動態功率。” 測試芯片整合了低功耗存儲宏單元、電平切換開關、雙穩態多諧振蕩器以及為多電壓定制的工藝庫中的絕緣單元。 臺積電和ARM在功耗管理方面的合作是其為提供強大的低功耗性能所制定的廣泛的策略中的一個組成部分。通過這個測試芯片項目所開發的新的功耗管理特性包括： 多隅時鐘關閉功能。它能夠預測電壓縮放帶來的對于提供不同臨界電壓的工藝庫單元的時鐘影響。該技術可以辨認關鍵途徑中的切換并在設計周期中的任意一點對它們進行標記以作時鐘分析。 多臨界CMOS技術同動態電壓和頻率縮放（DVFS）的共同應用可以降低不同運行狀態下的動態和待機（耗散）功耗。 設計方法被用于功率門控單元喚醒/睡眠控制以及電壓島的功率隔離和時鐘停止。 ARM智能能源管理（IEM）技術支持動態電壓和頻率縮放，目前已擴展至可支持利用功率門控的耗散控制和利用軟件控制的狀態保持。